Kompletní návrhové flow: Jak na FEL ČVUT vzniká zákaznický čip ASIC od RTL kódu po fyzický layout
Nahlédněte pod pokličku laboratorní výuky na Katedře mikroelektroniky. Od SystemVerilogu a logické syntézy až po timing analýzu a DRC verifikaci v průmyslových EDA nástrojích Cadence a Synopsys.
Vývoj moderních mikročipů dosáhl komplexity, kdy se na křemíkovém plátku o ploše několika čtverečních milimetrů nacházejí desítky miliard tranzistorů. V rámci nového magisterského programu Elektronika a integrované systémy (EIS) mají studenti k dispozici stejné EDA nástroje, jaké používají giganti jako Apple, NVIDIA či Qualcomm.
Celý proces návrhu ASIC čipu probíhá v několika fázích: 1. Architektonický návrh a specifikace: Definice funkčních bloků, datových toků a rozhraní (např. AXI bus, SPI). 2. RTL Kódování: Zápis chování obvodu v jazycích SystemVerilog nebo VHDL. 3. Funkční verifikace: UVM (Universal Verification Methodology) testbenche a simulace. 4. Logická syntéza: Převod RTL kódu na hradlovou síť (gate-level netlist) podle konkrétní knihovny polovodičové slévárny (Foundry PDK). 5. Place & Route (Fyzický layout): Umístění buněk a trasování kovových propojů při dodržení přísných design rules (DRC) a časových limitů (Static Timing Analysis).